In de servermarkt zien we al een lange tijd een trend richting meer parallelle dataverwerking. Intel, historisch heer en meester van de sequentiële taken, heeft moeite met deze transitie. Dinsdag schreven we over Nervana, Intels meest recente poging om in de lucratieve Deep Learning-markt te stappen. Het is echter lang niet het enige paard waar het bedrijf zijn geld op inzet.
Intel AVX-512 is a set of new instructions that can accelerate performance for workloads and usages such as scientific simulations, financial analytics, artificial intelligence (AI)/deep learning, 3D modeling and analysis, image and audio/video processing, cryptography and data compression.
Intel probeert namelijk ook zijn reguliere processoren geschikter te maken voor parallelle dataverwerking. Het heeft daarvoor de AVX-512 instructieset bedacht, de nieuwste iteratie van Advanced Vector Extensions. Deze instructieset verwerkt geen 16-bit (half-), 32-bit (single-) of 64-bit (double-precision) instructies, maar 512-bit vectors. In deze grote brede vectors passen acht 64-bit getallen of 32-bit getallen.
Door meerdere instructies in één register te stoppen en tegelijk te verwerken kan Intel het aantal operaties per seconde drastisch verhogen. Na Streaming SIMD (128-bit registers) en AVX en AVX2 (256-bit registers) is AVX-512 dus de nieuwste versie van Intels parallellen instructieset. Deze werd in 2013 aangekondigd voor de tweede generatie Xeon Phi, genaamd Knights Landing, waarna in Q2 2016 deze processoren verkrijgbaar werden.
Waar de Xeon Phi zeer parallellen ontwerpen waren met 64 tot 72 cores zag Intel ook het nut van AVX-512 voor de reguliere serverprocessoren. Daarom voorzag het vanaf de Skylake-architectuur ook de Xeon en Skylake-X series van AVX-512 ondersteuning. Nu lijkt Intel de 512-bit instructies naar al haar Core-processoren te willen brengen, want ook Cannonlake en Ice Lake krijgen ondersteuning voor AVX-512.
In de nieuwste instructieset handleiding heeft Intel bekend gemaakt welke instructies Cannonlake en Ice Lake gaan ondersteunen. Cannonlake neemt de volledige AVX-ondersteuning van de Skylake serverprocessoren over en voegt daar nog twee soorten instructies aan toe. Ice Lake gaat vervolgens nog een stapje verder met nog minimaal een viertal instructieklasses.
Intel lijkt daarmee zwaarder in te zetten op parallelle processing, ook voor consumentenprocessoren. Of het bedrijf speciale plannen heeft om deze bredere instructies te gaan benutten is nog onduidelijk, het kan ook zijn dat het gewoon een concurrerender product wil neerzetten en de implementatie aan andere bedrijven over laat.
Zie ook: Intel Xeon Platinum 8180 review: AVX-512 en nieuwe cache indeling
| Knights Landing | Knights Mill | Skylake Server | Cannonlake | Ice Lake | |
|---|---|---|---|---|---|
| AVX512F | |||||
| AVX512CD | |||||
| AVX512ER | |||||
| AVX512PF | |||||
| AVX512DQ | |||||
| AVX512BW | |||||
| AVX512VL | |||||
| AVX512_IFMA | |||||
| AVX512_VBMI | |||||
| AVX512_4FMAPS | |||||
| AVX512_VPOPCNTDQ | |||||
| AVX512_VNNI | |||||
| AVX512_VBMI2 | |||||
| AVX512_BITALG |
F, CD, ER, PF
Introduced with Xeon Phi x200 (Knights Landing) and Xeon E5-26xx V5 (Skylake EP/EX "Purley", expected in H2 2017), with the last two (ER and PF) being specific to Knights Landing.
- AVX-512 Foundation (F) – expands most 32-bit and 64-bit based AVX instructions with the EVEX coding scheme to support 512-bit registers, operation masks, parameter broadcasting, and embedded rounding and exception control, supported by Knights Landing and Skylake Xeon
- AVX-512 Conflict Detection Instructions (CD) – efficient conflict detection to allow more loops to be vectorized, supported by Knights Landing[1] and Skylake X
- AVX-512 Exponential and Reciprocal Instructions (ER) – exponential and reciprocal operations designed to help implement transcendental operations, supported by Knights Landing
- AVX-512 Prefetch Instructions (PF) – new prefetch capabilities, supported by Knights Landing
BW, DQ, VL
Introduced with Skylake X.
- AVX-512 Byte and Word Instructions (BW) – extends AVX-512 to cover 8-bit and 16-bit integer operations
- AVX-512 Doubleword and Quadword Instructions (DQ) – adds new 32-bit and 64-bit AVX-512 instructions
- AVX-512 Vector Length Extensions (VL) – extends most AVX-512 operations to also operate on XMM (128-bit) and YMM (256-bit) registers
IFMA, VBMI
Future extensions scheduled for Cannonlake.
- AVX-512 Integer Fused Multiply Add (IFMA) - fused multiply add of integers using 52-bit precision.
- AVX-512 Vector Byte Manipulation Instructions (VBMI) adds vector byte permutation instructions which were not present in AVX-512BW
Bron: Intel
