[Pro] Western Digital onthult drie nieuwe RISC-V-cores: twee threads per core of laag stroomverbruik

Western Digital heeft bekendgemaakt dat het drie nieuwe risc-v-cores heeft ontwikkeld. De nieuwe rekenkernen maken alle drie gebruik van RV32IMC en moeten een stuk krachtiger bij hetzelfde stroomverbruik of juist veel efficiënter bij ongeveer dezelfde prestaties zijn. Daarnaast zijn er ontwikkelingen rondom WD's bestaande technologieën voor risc-v.

De nieuwe cores zullen SweRV Core EH1, EH2 en EL2 genoemd worden. Die eerste twee zijn geoptimaliseerd voor prestaties, waarbij de EH2 de eerste core voor deze instructieset is die gebruik kan maken van twee threads per core. Daardoor heeft hij een score van 6,3 CoreMarks per MHz. De rekenkern heeft een grootte van slechts 0,076 vierkante millimeter op TSMC's 16nm FinFET-node. De EH1 is een minder efficiënte versie van EH2, deze kern heeft tot 4,9 CoreMarks per MHz en heeft op TSMC's 28nm-proces een formaat van 0,11 vierkante mm. Zowel de EH1 als de EH2 heeft een dubbele pipeline met negen stappen.

De EL2 is meer bedoeld voor betere prestaties per watt, wat we terugzien in de lagere prestaties per megahertz. Hij moet 3,6 CoreMark/MHz scoren en kan net als de EH1 gebruikmaken van een enkele thread per core. Het heeft een single issue pipeline met vier stappen. Ook het minimale oppervlakte van 0,023 mm² bij gebruik van TSMC's 16nm-procedé moet helpen met de productiekosten en de prestaties per watt.

Naast de nieuwe kernen heeft WD aangekondigd dat het ontwerp voor het register-transfer level nu gratis om te gebruiken heeft gemaakt, en het heeft zijn eerste referentie-ontwerp voor een systeem met OmniXtend onthuld. OmniXtend is een concept wat het mogelijk maakt om cachegeheugen via ethernet door andere systemen aan te laten spreken. De ondersteuning van de nieuwe cores heeft het overgedragen aan de Chip Alliance.

Bronnen: Anandtech, Western Digital (1), (2)