Intel gaat wellicht een nieuw transistorontwerp gebruiken, namelijk 'gestapelde' forksheettransistors. De fabrikant wil de technologie gaan inzetten voor zijn toekomstige sub-2nm-chips.
Volgens een online verschenen patentaanvraag kan het nieuwe transistorontwerp leiden tot een driedimensionaal, verticaal gestapelde cmos-architectuur die een groter aantal transistoren mogelijk maakt in vergelijking met de tri-gate-ontwerpen zoals ze nu in gebruik zijn. Volgens het blauwe kamp wordt het nog verder laten krimpen van transistoren zo complex en duur dat het woord 'overweldigend' genoemd wordt in de tekst. Forksheettransistors lijken de oplossing, waarbij Intel ook nog eens als eerste de beschikking krijgt over ASML machines voor het 1,8nm-productieprocedé.
Forksheet FET
Forksheettransistors lijken geschikt als opvolger voor zogeheten gate-all-around-, of gaa-transistors - die op hun beurt opvolgers zijn van de bekende finfet-transistor. Momenteel wordt deze laatste toegepast op de 5nm- en 7nm-nodes. Gaa-transistors worden door Samsung ingezet op de 3nm-node. De forksheet-transistors vergroten het contactoppervlak van de gate nog verder, waardoor met name de lekstromen nog verder gereduceerd zouden worden. De forksheets danken hun naam aan een trigate-structuur, waarbij een diëlektrum tussen de gatestructuren voor de benodigde elektrische isolatie zorgt waardoor onderlinge afstanden verkleind kunnen worden.
Intels patentaanvraag beschrijft het gebruik van nanoribbon-transistors in combinatie met een nieuwe, atoomdunne germaniumfilm die fungeert als een diëlektrische wand. De muur dient als een fysieke scheiding tussen de lagen en fungeert als een isolator tussen de p-gate geul en de n-gate geul, die op hun beurt nog korter op elkaar kunnen komen te staan. Op hetzelfde oppervlak levert dat nog meer transistoren op. Het wordt herhaald door elk van de verticaal gestapelde transistorlagen, afhankelijk van hoeveel transistors op elkaar worden gestapeld.
Bron: Twitter
