Samsung heeft eerder deze week de eerste ontwerptools voor zijn toekomstige 3nm process vrijgegeven. Daarmee is Samsung er erg vroeg bij, maar dat moet ook wel, de hele transistorstructuur gaat overhoop. Waar tot en met 5nm het bedrijf in ieder geval nog van verticale FinFET's gebruik maakt, moet bij 3nm de gate het kanaal volledig omringen voor maximaal contactoppervlak.
Even een stapje terug: Rond de 20 nanometer liepen fabrikanten tegen het probleem aan dat het oppervlakte tussen de gate en de channel (de verbinding tussen de source en de drain) te klein werd, het formaat van nog maar enkele atomen. Hierdoor kon het signaal minder snel gewisseld worden, wat gecompenseerd werd met hogere voltages wat weer voor meer lekstromen zorgde. Om dit op te lossen bedachten de semiconductor-engineers de FinFET: een transistor ontwerp waarbij de channel verticaal uitgerekt werd waardoor de gate van drie kanten contact maakt, in plaats van een.
Het succes van deze vinding werd duidelijk met Intel's 22nm proces en daarna de 16 en 14nm processen van andere fabrikanten. Door de grotere oppervlakteverhouding verminderden lekstromen, konden voltages laag en bleef wisselen toch lekker snel. Dat bleef een aantal generaties zo, totdat bij 5nm het langzaam weer een knelpunt begon te worden. Er was nog maar een oppervlakte over wat nog niet benut werd, en dat moest dan toch maar eens.
Vervolgens stuitte fabrikanten op twee opties: nanowires of nanosheets. De namen verklappen het al, dunne buisjes met als voordeel dat ze erg weinig ruimte innemen, of dunne plaatjes met als voordeel dat ze nog meer oppervlak hebben. Tegelijk is de markt erg verdeelt: De een wil een sensor die 5 jaar op een knoopcel batterij werkt en de ander wil de Epic-launcher kunnen draaien. Hiervoor zijn verschillende frequenties, en dus voltages, en dus oppervlakte verhoudingen nodig. Low-power heeft minder contactoppervlak nodig, high-performance wil alles wat het kan krijgen.
Hiermee zag Samsung een kans. In plaats van te schalen met het aantal buisjes om deze verhoudingen te bereiken, wat zeer complex zou worden in de productie, heeft het bedrijf voor nanosheets gekozen die het kan schalen in de breedte. Een bredere sheet levert hogere performance maar verbruik ook meer stroom en neemt iets meer ruimte in, terwijl een smallere sheet minder hoge frequenties aankan maar wel zuiniger en kleiner is.
In versie 0.1 van de product design kit biedt Samsung vier verschillende breedte van zijn nanosheets aan. Samsung noemt als voordeel dat de breedte van de sheets schaalbaar is op een continue spectrum, waarbij in theorie elke chip een eigen breedte FET kan krijgen. Bij nanowires ligt dat anders, het is een discrete schaal, je moet een geheel nummer als aantal nanowires nemen. Een nanosheet van 1,65 breed kan wel, 1,65 nanowire niet.
Het zou daarmee ook heel goed kunnen dat de smalste versie stiekem een beetje op nanowires lijken, maar dat weten we pas zodra we ze onder een elektromicroscoop hebben gezien. In ieder geval moet het een van de meest flexibele ontwerpen die het bedrijf ooit heeft geproduceerd zijn.
Verder wil het bedrijf laten weten dat de overstap naar 3GAE (gate around early) relatief makkelijk moet zijn vanaf zijn 4nm processen. 4LPP (low power plus) gebruikt bijvoorbeeld als hetzelfde BEOL (back end of line) ontwerp als 3nm.
De achterliggende techniek is bijzonder interessant, maar uiteindelijk willen we natuurlijk maar een ding weten: PPA. Die zijn best indrukwekkend met 50% lager verbruik of 30% hogere performance, en een oppervlaktereductie van 45%. Let wel, dit is gemeten vanaf 7nm, en niet vanaf 5nm of 4nm.
Zoals aan het begin van dit artikel vermeldt, Samsung maakt vanwege de grote veranderingen de ontwikkeltools voor 3GAE bijzonder vroeg beschikbaar. Het duurt dan ook nog tot 2020 totdat de eerste proef chips naar klanten verschepen, waarna kleinschalige productie eind 2020 start en massaproductie eind 2021 op gang moet zijn. Op dat moment moet ook de risicoproductie van 3GAP starten, de verfijnde versie van 3GAE, met massaproductie in 2022.
