De meeste hedendaagse logische poorten maken gebruik van twee soorten transistoren: NMOS en PMOS. Hetzelfde spanningssignaal dat de ene inschakelt, schakelt de andere uit. Logischerwijs worden deze dan ook naast elkaar geplaatst.
Op de IEEE International Electron Devices Meeting (IEDM) heeft Intel een nieuwe techniek laten zien, waarbij deze transistoren bovenop elkaar worden geplaatst. Naast het besparen van stroom moet dit vooral ook zorgen voor meer ruimte, waardoor de transistordichtheid verder kan worden verhoogd. Zo toont Intel aan dat de ruimte van elk CMOS-circuit kan worden gehalveerd. In theorie moet het dus mogelijk zijn om de hoeveelheid transistoren op dezelfde ruimte te verdubbelen.
Door het combineren van nanoribbons en gestapelde transistoren moet het mogelijk zijn om de transistordichtheid verder te verhogen.
Volgens de chipontwikkelaar is het mogelijk om een dergelijk systeem te bouwen met behulp van nanosheets. In plaats van een traditionele verticale silicium vin worden er alternerende horizontale lagen silicium en germanium gebruikt. Deze nanosheets hebben een dikte van enkele nanometers.
Het geheel wordt dan bewerkt tot er een lange nauwe vin is gevormd. Vervolgens wordt het germanium verwijderd, waardoor er enkel silicium lagen overblijven. De bovenste lagen worden verbonden met silicium dat is gedoteerd met fosfor, om zo de NMOS-transistor te vormen. Voor de PMOS-transistoren worden de onderste lagen verbonden met germanium dat gedoteerd is met borium.
Volgens Robert Chau, het hoofd van de afdeling van Intel die onderzoek doet naar technologie om transistors te fabriceren, is het volledige integratieproces wel een stuk ingewikkelder. Tegelijkertijd is het cruciaal om de complexiteit zo laag mogelijk te houden, anders is het niet praktisch om deze chips te fabriceren. Het is evident dat deze technologie niet direct zal kunnen worden toegepast. Intel gaf in juni aan dat dergelijke productieprocessen pas over een vijftal jaar worden verwacht.
Bron: IEEE Spectrum
