Next-gen 3D-chipstacking kan om de hoek liggen omdat het Institute of Microeletronics (IME) recent een technologische doorbraak heeft bereikt. Uit onderzoeken zou blijken dat er maximaal vier halfgeleiderlagen kunnen worden gestapeld.
Dit maakt een besparing tot 50 procent mogelijk in vergelijking met traditionele 2D-fabricagetechnieken. De nieuwe methode zal waarschijnlijk exclusief worden gebruikt in high-end cpu's en gpu's.
Deze prestatie is een stap vooruit ten opzichte van AMD's aangekondigde TSMC-enabled SRAM-stacking die slechts twee dies mogelijk maakt, namelijk een Zen 3 CCX op laag één en 96 MB SRAM-cache op laag twee. De IME-onderzoekers hebben een proces laten zien waarbij ze met succes vier afzonderlijke lagen hebben verbonden via TSV's (Through-Silicon-Vias), de informatiesnelwegen die communicatie tussen de verschillende materialen mogelijk maakt.
TSV's en de actieve chipstapeling worden geprezen als één van de belangrijkste technologische doorbraken voor het ondersteunen van de wet van Moore. Dit komt omdat ze bredere informatiebussen mogelijk maken die niet op extreem hoge frequenties hoeven te werken om prestatiedoelen te bereiken. Dit maakt op zijn beurt compactere ontwerpen mogelijk aangezien sommige componenten die voorheen horizontaal waren gerangschikt nu verticaal kunnen worden gestapeld.
Bron: Tom's Hardware
