TSMC onthult tijdens Hot Chips 33 in een roadmap onder meer de vijfde generatie '2,5D' chip-on-wafer-on-substrate-technologie, zo meldt Wccftech. Gen 5 CoWoS moet dit jaar nog beschikbaar zijn en kan naar eigen zeggen 20 keer zoveel transistoren kwijt vergeleken met de derde generatie.
Het doel van de nieuwste generatie packagingtechnologie is om zoveel mogelijk chips in één package te verwerken, om zo ruimte te besparen. Volgens TSMC is er ruimte voor 8 stacks van HBM2e met in totaal 128 GB geheugen en een drie keer zo groot interposeroppervlak. Daarnaast gebruikt het bedrijf een nieuwe metalen warmteoplossing (TIM) voor een hittebestendigheid van 0,15x vergeleken met op gel gebaseerde warmteverwering van de eerste generatie CoWoS-packaging.
TSMC bracht de eerste generatie van de opeenstapeling van verschillende onderdelen in 2011 uit. Binnen een decennium heeft het Taiwanese bedrijf vijf generaties CoWoS's uitgebracht, waarbij de zesde generatie voor 2023 gepland staat. Afgezien van de adoptie van HBM3-geheugen en ruimte voor nog meer chiplets is er weinig bekend over de aankomende technologie. TSMC gaat tevens met AMD samenwerken om met 3D-stacking een nog hogere efficiëntie te behalen.
Bron: Wccftech
