3D V-NAND: de hoogte in met flash-opslag

3D V-NAND

Samsung is niet de enige fabrikant die werkt aan 3D NAND, maar wel de eerste die het succesvol in de markt heeft geïntroduceerd. Sterker, in de 850 Pro series SSD’s gebruikt het al de tweede generatie van dit geheugen. De andere fabrikanten verkeren nog in een eerder stadium in het proces en daar hebben we dan ook nog geen producten van gezien. Hierdoor kunnen we alleen over Samsungs versie van dit type flashgeheugen wat meer vertellen. Veel details zijn er nog niet en voor dit artikel hebben we ons dan ook deels gebaseerd op voorwerk door andere publicaties, in het bijzonder AnandTech en het blog van Jim Handy, The Memory Guy.

Figuur 4: Samsungs 3D V-NAND met vijf niveaus (van de 32) schematisch weergegeven.

Wat Samsung heeft gedaan met haar 3D NAND is tegelijk eenvoudig en bijzonder ingenieus: het heeft feitelijk de bestaande mosfet-structuur een kwartslag gedraaid en gespiegeld in twee lagen tegen elkaar gezet, waarbij deze constructie verankerd is in een silicum substraat (dat, zoals je je zal herinneren, dient als bitline).

In figuur 4 zie je een schematische weergave van vijf lagen van 3D NAND, gebaseerd op wat Samsung haar TCAT (terabit cell array transistor) structuur noemt. Dit moet je zien als de dwarsdoorsnede van een cilinder, waarbij elke laag één, twee of drie bits kan bevatten, afhankelijk van of het gaat om SLC, MLC of TLC NAND. Samsungs huidige generatie verticaal NAND heeft overigens al 32 van deze lagen (zie figuur 5).

Figuur 5: een röntgenfoto van een dwarsdoorsnede van een aantal 3D cellen in Samsungs V-NAND (via Chipworks).

Wie het schema van de mosfet in figuur 1 goed bestudeerd heeft, ziet één groot verschil in de structuur van Samsungs 3D NAND. Waar in 2D NAND de lading wordt opgeslagen in een floating gate, is die afwezig in Samsungs verticale NAND. Samsung gebruikt in plaats daarvan een ontwerp dat het Charge Trap Flash noemt (CTF) – de lading wordt opgeslagen in een isolator, in dit geval siliciumnitride.

De reden hiervoor ligt in de aard van een floating gate. Deze kan je vergelijken met een emmer, waarin je water bewaart. Voor SLC geheugen heb je twee niveaus: vol en leeg; voor MLC vier niveaus, die elk eenvoudig van elkaar te onderscheiden zijn; voor SLC acht niveaus, die al meer op elkaar lijken. Als er een gat in de emmer zit, is 5/7 zo veranderd in 4/7, bijvoorbeeld. En vroeg of laat is het 0. Dat is ook het geval bij een floating gate: als er een lek zit in het isolerende materiaal (ONO en SiO2), zullen de elektronen ontsnappen. Zoals we beschreven hebben, neemt de kans daarop toe naarmate een flash-cel vaker wordt beschreven en daarmee slijt.

Een CTF heeft hier geen last van: een isolator geleidt nooit, dus wanneer er een ‘gat’ ontstaat, zullen niet alle elektronen ontsnappen – hooguit degene die vlakbij het gat in het isolerend materiaal zitten (de High-K Gate Dielectric in het 3D NAND schema). Doordat CTF niet vatbaar is voor slijtage, is de endurance ofwel slijtvastheid van 3D V-NAND geheugen hoger. Ook vereist CTF naar verluidt niet zulke hoge voltages om van een lading te worden voorzien. De floating gate van 2D NAND heeft zo’n hoog voltage nodig vanwege de relatief dikke laag isolerend materiaal.

Wat hetzelfde is gebleven, is het belang van de capacitieve geleiding tussen de control gate en de charge trap. Door toepassing van een high-K diëlektricum, ofwel een materiaal met een hoge dielektrische constante (K) kan Samsung de lagen binnen het 3D NAND dichter op elkaar stapelen, dan het zou kunnen doen met een traditioneel dïelektricum zoals ONO, dat dikker zou moeten zijn voor hetzelfde effect.

Verder is 3D V-NAND eveneens zeer vergelijkbaar met 2D NAND. Om een cel te programmeren wordt de bitline van die cel op 0V gehouden, terwijl de wordline van een hoger voltage wordt voorzien. Hierdoor springen de elektronen van de bitline over (‘tunnelen’) naar het siliciumnitride van de charge trap (CTF). Dit hebben we in figuur 6 geïllustreerd, waarbij de bolletjes de elektronen zijn.

Figuur 6: schematische weergave van het programmeren van een V-NAND cel. Een hoge spanning op de wordline creëert een tunneleffect waardoor elektronen van de bitline overspringen (tunnelen) naar de charge trap.