3D V-NAND: de hoogte in met flash-opslag

Consequenties

Nu duidelijk is hoe 3D NAND werkt en hoe het zich verhoudt tot traditioneel 2D NAND, kunnen we nog kort ingaan op wat de consequenties zijn voor de toekomst. Zoals we nu weten, zijn de twee basisproblemen van 2D flashgeheugen de steeds kleinere celgrootte en de nabijheid ervan. In de praktijk betekent dat een fabricage-uitdaging: de vereiste lithografie om met groottes van luttele nanometers te werken, is extreem moeilijk en foutgevoelig. Daarnaast betekent het een levensduur- en werkingsuitdaging: hoe kleiner het procedé, hoe gevoeliger voor slijtage en storingen. 3D NAND vormt een oplossing hiervoor, maar ook 3D NAND moet kunnen blijven doorschalen. Daar helpt juist die derde dimensie bij.

Door meer lagen verticaal te stapelen, is het probleem van verdere verkleining in elk geval voorlopig uit de wereld: de cellen gaan ‘gewoon’ de hoogte in. Samsung heeft voor haar tweede generatie 3D V-NAND een “ouderwets” 40 nm procedé gebruikt. Daardoor is er meer ruimte tussen geheugencellen en zijn er veel minder problemen met storing. Bovendien kunnen er veel meer elektronen in een cel worden opgeslagen, wat de problemen van lekken reduceert, terwijl het gebruik van een CTF in plaats van een floating gate daar ook een handje bij helpt.

Figuur 7: qua oppervlakte is een cel in Samsungs tweede generatie 3D V-NAND een stuk groter dan bijvoorbeeld een 16nm cel in Microns state-of-the-art 2D NAND.

Hoewel hierdoor een Samsung 3D geheugencel veel groter is dan een 16nm cel van bijvoorbeeld Micron (zie figuur 7), zijn de kosten per cel hierdoor ongeveer gelijk. Het is namelijk veel duurder om een die ofwel een chip met geheugencellen groter te maken, dan om deze dikker te maken. Samsung is van plan om in 2017 al 1Tbit dies te maken; de huidige generatie is 86Gbit groot, dus dat is een verdubbeling elk jaar (256 Gbit in 2015, 512Gbit in 2016). Het interessante is dat Samsung dat wil gaan doen door simpelweg de hoogte in te gaan, en dus niet het procedé voor 3D NAND verder te verkleinen. Het Koreaanse bedrijf heeft al aangegeven dat het dit onder andere wil doen door TLC te gebruiken, dus drie bits per cel op te slaan. Daarnaast blijft natuurlijk de mogelijkheid open om ook 3D V-NAND op een kleiner procedé te maken, wat eenvoudiger zal worden naarmate de techniek volwassener wordt.